Xilinx推出 ISE 12软件设计套件，实现了具有更高设计生产力的功耗和成本的突破性优化。ISE 设计套件首次利用“智能”时钟门控技术，将动态功耗降低多达 30%。此外，该新型套件还提供了基于时序的高级设计保存功能、为即插即用设计提供符合 AMBA 4 AXI4 规范的IP支持，同时具备第四代部分重配置功能的直观设计流程，可降低多种高性能应用的系统成本。
在为所有 Xilinx? Virtex?-6 和 Spartan?-6 FPGA 产品系列提供全面生产支持的同时，ISE 12 版本作为业界唯一一款领域专用设计套件，不断发展和演进，可以为逻辑、数字信号处理 (DSP)、嵌入式处理以及系统级设计提供互操作性设计流程和工具配置。此外，赛灵思还在ISE 12套件中采用了大量软件基础架构，并改进了设计方法，从而不仅可缩短运行时间，提高系统集成度，而且还能在最新一代器件产品系列和目标设计平台上扩展 IP 互操作性。
ISE 12设计套件推出了FPGA 业界首款带自动化分析与精细粒度(逻辑切片)优化功能的智能时钟门控技术。该功能专为减少转换次数而开发，而转换次数正是降低数字设计动态功耗的主要因素。上述技术的工作原理是，利用一系列独特的算法来分析设计方案，以检测每个 FPGA 逻辑切片中转换时不改变下游逻辑和互联的顺序元件(即“转换”)。该软件生成的时钟启用逻辑会自动关闭逻辑切片级不必要的活动，避免关闭整个时钟网络，这样可以节省大量的功耗。
